τ scaling（韬定律 / 时间标度）
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定义
由华为半导体负责人 何庭波 在 2026-05 发表的 Perspective 论文中提出的继 Dennard 之后的新标度原理（据华为韬定律原文 2026-05-25）。以时间 τ 而非晶体管面积作为衡量进步的主要指标，统一从晶体管开关（皮秒）到数据中心负载（秒）共 12 个数量级的优化目标。
核心公式
τ = f(τ_transistor, τ_circuit, τ_chip, τ_system)
代际规则：τ_{t+1} = τ_t / α，其中：
- α ≈ 1.3×/年（功耗受限移动设备）
- α ≈ 1.5×/年（安全关键自动驾驶）
- α 可达 10×/年（AI 负载——吞吐量直接转化为经济价值）
各层优化机制
| 层级 | τ 含义 | 优化机制 |
|---|---|---|
| Transistor | 内禀开关延迟 | 迁移率增强、应变工程、HKMG、GAA、降低 local interconnect R/C |
| Circuit | RC 传播延迟 | 低电阻率导体、低 κ 介质、垂直集成缩短走线 |
| Chip | 计算和存储访问延迟 | 架构、流水线、存储层级、片上 fabric |
| System | 端到端消息与同步时间 | 互联拓扑、协议栈、fabric 设计 |
三大量产验证（华为）
- LogicFolding（移动 SoC）——Kirin 2026 实测：晶体管密度 155 → 238 MTr/mm²（+55%）、功耗效率 +41%、最大频率 +13%、SRAM 频率 +40%+。同节点单代提升相当于过去 3 年几何缩放成果。
- Unified Bus（AI 系统总线）——端到端远程访问延迟从数十微秒降至 ~100ns（约 500× τ 缩减），近似"机柜级单芯片"（System-as-One-Chip）。
- Hi-ONE（近封装光引擎）——单模块 8 Tb/s 带宽，SerDes reach ~100cm → ~5cm，面板间 reach <1m → 100m。
战略含义
"竞争性能不再要求永久驻留在最先进光刻节点；封装、内存带宽和 fabric 设计现在拥有曾经只属于最先进逻辑节点的战略权重。"
τ scaling 是自 Dennard 以来第一个为整个计算栈提供"共享优化目标"的标度原理——工艺技术、电路设计、架构、系统全部用同一单位（τ）讨论同一量。受光刻限制的企业（华为）将约束变成方法论变革的倒逼。
悬而未决问题
- EDA 工具链：当前 EDA 按面积/时序/功耗三轴优化，系统 τ 是残差。τ-native 工具链是未来 10 年最重要的使能投资。
- 跨晶圆制程变异：LogicFolding 键合可能来自不同 lot 甚至不同 node 的晶圆，Vth/驱动电流/RC 变异较 within-wafer 大得多。
- 垂直互连开销：每个混合键合和 TSV 都有 R/C 代价。需逐层验证 τ 收益 > 开销。
- 能源：τ 是时间法则不是焦耳法则。需 memory-semantic fabric / 近共封光 / backside power / DVFS at data-center scale 作为伴侣。
- 评测基准：Linpack/MLPerf/SPEC 已不够，需 τ-profile 基准（向量而非标量）。
相关来源
- 华为韬定律原文
[!note] 核查说明（2026-05-29 编辑 agent） 本页全部数据（τ 公式、LogicFolding 155→238 MTr/mm²、α 代际规则、Ascend 路线图、381 颗芯片实测）均来自 华为韬定律原文 一手论文（何庭波署名，ChinaXiv:202605.00224v1，Tier A）。属一手专有数据，以该论文为准；与来源摘要逐条吻合，未发现矛盾。